3 避免高速信號線跨越平面層分割

　　電源和地分割、線寬以及過孔等都會造成PCB傳輸線的阻抗不連續(xù)，引起電源平面和地平面回流路徑不理想，造成電源完整性問題。為得到更好的信號質(zhì)量，可調(diào)節(jié)線寬和介質(zhì)層的厚度以及電源和地的分割線來滿足特性阻抗的要求。以FPGA_CLK為例，在當(dāng)前PCB中，其的傳輸線阻抗如圖4所示，阻抗在 43.5～54.7 Ω之間波動，波動過大。

　　為改善傳輸線特性，對PCB層疊做優(yōu)化。通過調(diào)節(jié)線寬，介質(zhì)層的厚度以及不要跨平面層分割等來滿足50 Ω特性阻抗的要求。優(yōu)化后的傳輸線阻抗如圖5所示。

　　FPGA_CLK在層疊結(jié)構(gòu)優(yōu)化后，傳輸線阻抗在49.5～50.5 Ω之間，滿足了阻抗匹配的要求。電源地網(wǎng)絡(luò)和信號網(wǎng)絡(luò)不是割裂的，而是緊緊耦合在一起的，所以電源地的噪聲還會通過耦合影響信號線，或者輻射到外面，會產(chǎn)生EMI、EMC的問題。通過電磁輻射方面的對比。圖6為沒有優(yōu)化時電磁輻射的波形，圖7為優(yōu)化后電磁輻射的波形。

　　通過圖中對比，電磁輻射明顯降低

　　4 直流壓降

　　在PCB設(shè)計中，由于平面層的分割，不理想的電流路徑和各種過孔信號線的分布，電源網(wǎng)絡(luò)的直流供電時常受到影響。直流壓降分析可顯示整個PCB上電流的流向、電路密度以及直流壓降等特性。

　　在產(chǎn)生3.3 V的芯片出口處設(shè)置電流源和電壓源，在印制板右上方放置電流源的探針和電壓源的探針，如圖8所示。

　　可看到深色區(qū)域表示電流密度過大，在兩個DSP處紅色比較明顯，可減小隔離盤的大小，使電流通過，在3.3 V供電處可通過增大過孔的尺寸以及多打幾個過孔的方法使電流在幾個地方通過，以降低電流的密度。再對其做電壓壓降仿真，仿真圖如圖9所示。

　　低電壓為3.285 V，壓降為0.5%，滿足系統(tǒng)電壓波動在±10%要求。