1 通過諧振分析優(yōu)化印制板布局

　　諧振模式計(jì)算分析的是由PCB中電源和地的結(jié)構(gòu)而可能引發(fā)的風(fēng)險(xiǎn)，包括疊層、板材以及地電分割等，目的是使印制電路板在所關(guān)注的頻率范圍內(nèi)不發(fā)生諧振。

　　觀察PCB的諧振模式下的電壓分布，盡量避免將大電流IC放置在諧振位置或其附近位置。圖像信息處理板上電源和地的諧振圖，如圖1所示。

　　從圖中可知，印制電路板右上角諧振較大，因此在印制電路板布局時(shí)大電流IC器件盡量避免放置在印制板的右上角。

　　2 降低電源阻抗優(yōu)化電路設(shè)計(jì)

　　系統(tǒng)電源部分的好壞直接影響到系統(tǒng)的穩(wěn)定性，甚至可能使得系統(tǒng)邏輯錯(cuò)誤。一個(gè)低阻抗的電源分布系統(tǒng)是比較理想的，至少在整個(gè)系統(tǒng)的工作頻段內(nèi)呈低阻抗，從而具有較小的壓降。以圖像處理板上的FPGA為例，供電電源為3.3 V，電壓噪聲限為5%，大瞬間電流為0.15 A，則設(shè)計(jì)的大電源阻抗如式（1）所示

　　對FPGA的3.3 V電源做電源阻抗仿真，圖2所示為FPGA的3.3 V電源阻抗。

　　從圖中可看到，在357 MHz、765 MHz處諧振頻點(diǎn)阻抗較高，需要選擇合適的去耦電容，以改善電源阻抗特性。這里選取電容值為200 pF封裝為0603的電容作為FPGA的去耦電容，因?yàn)樗奶卣髑�與電源阻抗曲線峰值頻點(diǎn)一致，這樣可將電源阻抗的峰值降低。

　　200 pF的去耦電容布局選擇在357 MHz諧振電壓波動(dòng)大的位置處，因在此處諧振比較明顯，同樣在728 MHz處諧振頻點(diǎn)電源阻抗也較高，因此再加上兩個(gè)62 pF電容后，電源阻抗如圖3實(shí)線所示，虛線為初沒有加電容的電源阻抗。

　　從圖3中可看到，電源阻抗有了較大改善，滿足低于大電源阻抗的要求。